אימות שבבים – הבדלי גרסאות

תוכן שנמחק תוכן שנוסף
שורה 7:
התהליך מתכנון ועד ייצור [[שבב]] (צ'יפ) הוא תהליך ארוך-זמן ועלותו עלולה להגיע למליוני דולרים. ההתקדמות [[טכנולוגיה|הטכנולוגית]] האדירה בייצור שבבים ובמורכבות שלהם הן מבחינת הלוגיקה שלהם והן מבחינת השילוב שלהם עם זיכרון פנימי וארכיטקטורות אחרות יצרה תחום מורכב מאוד של בדיקת השבבים על ידי שיטות מתוחכמות המצריכות ידע רב בתכנות ובהבנת הלוגיקה העומדת מאחורי השבב.
בשונה מ[[הנדסת תוכנה]] ואימות תוכנה (QA), קשה מאוד ולעתים בלתי אפשרי לגלות ולתקן טעות שלא נתגלה בשלב התכנון, לכן תהליך האימות חשוב כל כך בייצור שבבים.
הווריפיקציה העיקרית בפרויקט מתבצעת על הdesign הכתוב בשפת [[RTL]], ונקראתכגון גם[[Verilog]] functionalאו verification, ישנם סוגי וריפיקציה נוספים אשר נועדו לבדוק בעיות שאינן פונקציונליות[[VHDL]].
בדרך כלל נהוגמקובל כי האדםשהאדם המבצע את הוריפיקציה אינו אותו אדם הכותב את הdesignה-design, ולמעשהמאחר חלקואחד גדולהגורמים מהבאגיםלבאגים בפרויקטיםהוא נובעתפישה מחלוקהמוטעית לאשל נכונהההגדרה של וריפקטורים ודיזיינריםהפונקציונליות, כאשר לעתיםוכאשר אותו אדם מבצע את שני התפקידים, הוא נשאר "כלוא" בקונספציה המוטעית שלו.
 
==אופן הביצוע==