RISC – הבדלי גרסאות

'''RISC''' {{כ}} (ב[[אנגלית]]: '''Reduced Instruction Set Computing'''{{כ}}; מילולית: "מחשב עם [[סט פקודות]] מצומצם") היא גישה בתכנון [[מעבד]]ים, שמתמקדת ב[[סט פקודות|סט הפקודות]] של המעבד, אך מדברת גם על מאפיינים נוספים של תכנון המעבד, בנוסף לסט הפקודות.

 

* שימוש אגרסיבי ומתוחכם ב[[צינור עיבוד נתונים]]. כדי לסבר את האוזן אפשר לומר שבזמן שהמעבד מבצע פקודה אחת, הפקודה הבאה מנותחת כהכנה לביצוע, וזו שלאחריה נטענת מן הזיכרון, באופן שהמעבד מבצע בכל מחזור שעון עבודה על מספר פקודות

* [[זיכרון מטמון]] גדול ככל האפשר

 

==== מאפיינים נוספים הקשורים ל-RISC ====

 

===== חלון אוגרים =====

 

טכניקה זו היא בשימוש במספר קטן יחסית של מעבדים: [[SPARC]] וכן מעבדי [[i960]] של אינטל ו־[[AMD 29000]]. בדיעבד הסתבר שהיא בעייתית ב[[מערכת הפעלה]] הפועלת בשיטת [[ריבוי משימות]].

 

== חסרונות ==

* מעבדי RISC נחשבים קשים יותר לתכנות ב[[שפת סף]], אם כי חסרון זה מקוזז בחלקו על ידי העובדה שתכונות אחרות של מעבדי RISC מאפשרות למהדרים ליצור קוד יעיל יותר, על ידי שימוש בטכניקות [[מיטוב אלגוריתמים|אופטימיזציה]] שונות, ובאופן זה מייתרים במידה רבה את הצורך לכתוב בשפת סף.

 

== קישורים חיצוניים ==

 

== הערות שוליים ==